该用Verilog OR VHDL?

frzhang1 · 发表于 2007-12-8 13:43:49

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以前仅用原理图方式设计CPLD和FPGA(小规模).现在想改用HDL.请问各前辈,VHDL和Verilog HDL到底应该用哪个?特别对于新手而言?

[ 本帖最后由 frzhang1 于 2007-12-8 13:47 编辑 ]

frzhang1 · 发表于 2007-12-8 13:54:51

原帖由 frzhang1 于 2007-12-8 13:43 发表

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以前仅用原理图方式设计CPLD和FPGA(小规模).现在想改用HDL.请问各前辈,VHDL和Verilog HDL到底应该用哪个?特别对于新手而言?

多谢各位先!!!

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