大家给推荐一个好用的verilog hdl的编译器

jackzhang · 发表于 2003-9-5 17:37:48

改为
always @(clr)
begin
if(!clr) q=0;
else q=1;
end

sdenf · 发表于 2003-9-6 21:26:18

我靠,比我还天才,结构竟能混合用!!

xierljy · 发表于 2003-9-8 10:29:33

呵呵，刚开始吗。

palladium · 发表于 2003-9-8 11:52:04

我喜欢用mentor公司的fpgaadvantage

clarbee · 发表于 2009-3-6 10:27:51

提示: 作者被禁止或删除内容自动屏蔽

ineedpower · 发表于 2009-3-6 10:39:43

不错学习了~~~~~~

humann · 发表于 2009-3-6 17:42:34

vcs or modelsim

squirrel · 发表于 2009-3-8 22:51:28

我也来讨论一个，嘿嘿！

passion0977 · 发表于 2009-3-9 11:06:07

原帖由 jackzhang 于 2003-9-5 17:36 发表

 登录/注册后可看大图

always 块里面怎么能用assign 呢。

就是啊，你都always了，你还assign 干什么啊。。。直接赋值得了啊。

keelinx · 发表于 2009-3-10 11:32:52

用linux的vim，太好用了！！！！！！

clarbee clarbee 当前离线积分 0 头像被屏蔽	发表于 2009-3-6 10:27:51 \| 显示全部楼层提示: 作者被禁止或删除内容自动屏蔽
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