大家给推荐一个好用的verilog hdl的编译器

bluefire

带仿真
maxplus不好用，同样的程序ise可以编译，它却不能

jackzhang

只是检察语法的话就用modelsim做，还可以进行方真，不过要想做可综合的还是用综合软件把，不要嫌麻烦。

bluefire

谢谢板主回复

zhoujj

bluefire ,muxplus怎么不好用啦？
具个例子看看

bluefire

module asd(d,clr,clk,q);
input d,clr,clk;
output q;
reg q;
always
@(clr)begin
if(!clr)
assign q=0;
else
     deassign q;
end
always
@(negedge clk)q=d;

endmodule
编译通不过
ise可以
还有其他一些书上的简单的例子程序它也编译不了。很奇怪

zhoujj

verilog啊，不会啊

bravelu

错怪maxplus了。
deassign q;
这样的语句是不可综合的。ise通过了也不推荐这么用，可能会出问题的。

bluefire

原来如此，呵呵，初学这个，很多不懂啊，谢谢板主指教

bluefire

module asd(d,clr,clk,q);
input d,clr,clk;
output q;
reg q;
always
@(clr)begin
if(!clr)
assign q=0;
//else
//   deassign q;
end
always
@(negedge clk)q=d;

endmodule
这样也不行啊，斑竹帮忙啊

jackzhang

always 块里面怎么能用assign 呢。