ISE中时序报告中net delay很大应该怎么解决呢

come_on_sn · 发表于 2021-1-28 18:19:05

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图中的ena_48M为主时钟4分频的输出信号，驱动4个模块A、B、C、D（A输出数据送给B经过C输出给D）这种情况下应该怎么优化时序呢？如果产生相同的两个时钟ena_48M，分别驱动AB和CD，这是否还算是同步时序电路呢？谢谢了

javasun · 发表于 2021-1-29 09:36:57

网表图发一下吧

come_on_sn · 发表于 2021-1-29 17:04:20

javasun 发表于 2021-1-29 09:36
网表图发一下吧

您好，请问您指的网表图是在PlanAhead中看到的错误路径走向图吗

javasun · 发表于 2021-1-30 11:09:47

come_on_sn 发表于 2021-1-29 17:04
您好，请问您指的网表图是在PlanAhead中看到的错误路径走向图吗

就是带有器件，啥的那张图，带着示意的连接线

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[求助] ISE中时序报告中net delay很大应该怎么解决呢