PLL为何只能锁频但不能锁相

我的OK哦 · 发表于 2020-12-30 15:05:09

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本帖最后由我的OK哦于 2020-12-30 15:38 编辑

目前已经搭建完了VCO、分频器，与VerilogA编写的PFD和CP联仿时发现，PLL不能正常锁定（如图），频率是可以锁住的，但是始终有一个固定的相位差，麻烦大佬们指教一下问题出在哪。我个人猜测是控制电压的波动太大导致的，在电荷泵没有充放电的情况下，控制电压会出现电压升高的现象，但是一直没有找到原因所在，因此最后锁定的状态其实是控制电压的平均值锁在了500mV，但是上下波动幅度大概有20mV

第二张图应该可以看到控制电压的情况，在UP和DN都无输出时，控制电压会有一个20mV的电压抬高（发现是与环路滤波器的电容大小有关的，电容大这个电压抬高的就越小，但是由于各模块参数确定时环路滤波器也是确定的所以无法修改环路滤波器），请问下大家，这种电压抬高的现象正常吗？怎么可以消除？

haichao89 · 发表于 2020-12-30 15:29:00

PFD 的function好像不对.锁定后UP/DN 宽度应该是差不多.跟你设计的死区宽度一致。

我的OK哦 · 发表于 2020-12-30 15:29:02

顶一下，希望大家帮帮忙

我的OK哦 · 发表于 2020-12-30 15:32:18

haichao89 发表于 2020-12-30 15:29
PFD 的function好像不对.锁定后UP/DN 宽度应该是差不多.跟你设计的死区宽度一致。 ...

PFD的function应该没问题，DN有脉冲是因为参考信号和反馈信号有一个相位差，现在我就是不明白为什么会存在这样一个相位差

tulipyjx · 发表于 2020-12-30 15:35:10

CP充放电电流的不匹配,CP的漏电都会引起锁定后有相位差。

我的OK哦 · 发表于 2020-12-30 15:41:08

tulipyjx 发表于 2020-12-30 15:35
CP充放电电流的不匹配,CP的漏电都会引起锁定后有相位差。

我现在CP是VerilogA写的，应该不会出现充放电不匹配的问题，而且我仿真时也抓取电荷泵的输出电流，在控制电压莫名其妙抬高的时候电流为0

haichao89 · 发表于 2020-12-30 15:43:03

我的OK哦发表于 2020-12-30 15:32
PFD的function应该没问题，DN有脉冲是因为参考信号和反馈信号有一个相位差，现在我就是不明白为什么会存 ...

你说的没错,PFD的function没错.会不会是环路的稳定性不够,引起的振荡?把整个VCO的输入电压拿出来看看？

我的OK哦 · 发表于 2020-12-30 15:49:12

突然想到会不会是CP的VerilogA代码有问题？可有大佬给提供一个已被验证过的电荷泵代码？

我的OK哦 · 发表于 2020-12-30 15:52:45

haichao89 发表于 2020-12-30 15:43
你说的没错,PFD的function没错.会不会是环路的稳定性不够,引起的振荡?把整个VCO的输入电压拿出来看看？
...

看电压波形感觉不像是稳定性不够吧

haichao89 · 发表于 2020-12-30 15:58:23

仔细看了一下，你这个波形太诡异了.如果cp的电流是匹配的话,放电的时间明显比充电的时间长,但是VCO输入电压却不变,不会不其他存在其他充电路径？

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