DC分析时序为啥有时从下降沿开始分析？

sunshuo571116 · 发表于 2020-12-26 17:36:08

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本帖最后由 sunshuo571116 于 2020-12-26 17:54 编辑

各位大佬，本人刚接触DC综合，发现我在代码里将输入时钟直接反向后输出，DC分析时序时这条路径是从下降沿开始分析的，谁能详细解释一下这种情况？顺便问一下，这种输出端口的set_output_delay该如何约束，这个端口输出后是没有下一级DFF的，所以最后我给弄了个虚拟时钟，不知道对不对？所以像这种电平敏感的寄存器输出该怎么约束呢？

sunshuo571116 · 发表于 2021-1-3 21:51:22

我发现如果在一个时钟周期内信号变化多次(比如时钟上升沿变一次，下降沿再变一次)，那么DC工具好像每一次的变化都会去分析，而非只分析其中一次的变化（如上升沿或下降沿时的变化），只是在report_timing时报出时序最差的分析。可以通过report_timing -delay_type max_fall/max_rise/min_fall/min_rise 去查看每一次变化的分析

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