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查看: 3526|回复: 6

[求助] 标准单元库的verilog library可以自己生成吗

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发表于 2020-12-23 20:27:44 | 显示全部楼层 |阅读模式

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用ELC得到了标准单元库的verilog library,但是这个library很简单,只有最基本的std cell的描述,在做后仿的时候,sdf文件里面的时序检查选项在verilog library里面找不到对应的项,比如$setup $hold之类的,所以sdf反标一直不成功,请问有什么办法可以生成进行后仿的verilog library库吗
发表于 2020-12-24 08:57:01 | 显示全部楼层
foundry或者第三方有专门的standard cell和IO的lib。
 楼主| 发表于 2020-12-24 19:37:10 | 显示全部楼层


kk2009 发表于 2020-12-24 08:57
foundry或者第三方有专门的standard cell和IO的lib。


我想自己生成带有$specify 语句的verilog library,有什么办法吗
 楼主| 发表于 2020-12-24 19:38:23 | 显示全部楼层


kk2009 发表于 2020-12-24 08:57
foundry或者第三方有专门的standard cell和IO的lib。


我想自己生成带有$specify 语句的verilog library,有什么办法吗
发表于 2020-12-25 04:57:18 | 显示全部楼层
l从cadence的工具liberate做吧。
 楼主| 发表于 2020-12-25 08:01:03 | 显示全部楼层


kk2009 发表于 2020-12-25 04:57
l从cadence的工具liberate做吧。


哦哦,我是用ELC提取时序库的时候,生成的verilog library,但是里面只是很简单的UDP,不包含对UDP的时序描述;我现在用vcs做后仿,sdf文件里面的INTERCONNECT可以反标成功,但是涉及到针对标准单元的延时信息就标不进去,总显示 IOPATH Annotation Not Enabled ,大虾,这个问题您知道怎么弄吗
发表于 2021-6-6 12:10:51 | 显示全部楼层
kankan
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