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楼主: kanon0530

[求助] 小数分频锁相环的vA模型仿真后,频谱中出现了很高的sigma-delta噪声,合理吗?

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 楼主| 发表于 2021-1-27 09:55:51 | 显示全部楼层


摩卡咖啡 发表于 2021-1-25 18:33
分数分频我是这个样子


这位朋友我上面是不是写了用fft看相位噪声应该不对……因为fft的频率间隔太大所以sigma-delta的噪声在输出看起来贼大像个馒头包,但其实并没有。ADE calculator里有一个专门的PN函数可以看相位噪声。
但你要说想看spur,我现在也没什么好办法只能多取些点把这个sigma-delta的包压下去,让spur可以露出头来。如果主频已经超出馒头包60dB70dB以上了而且还没看到spur,是不是就可以认为spur很小,小于六七十dB,不看也行。

不过我的输出频率也是一直在抖的,我现在参考频率128M,分频比156左右。输出的频率抖动30M左右呢。
但没有看到太大spur,反正没有超出fc附近那个很大的sigma-delta馒头包噪声的。估计一下应该是小于-60dB。
这也合理,因为我现在就是vA模型,没有什么spur的来源。至于后边换真电路会不会出来很大的spur,只能做到那里再说。

同理因为我的vco模型是产生正弦信号,也就没什么谐波,您这个是方波,有谐波也是正常的吧……

发表于 2021-1-27 15:18:32 | 显示全部楼层


TCted 发表于 2021-1-26 17:29
1. 输出波形是方波,做FFT肯定有多次谐波啊,没有问题。如果对谐波抑制没有要求的话,只看主频附近就行。 ...


哦哦,这样啊那我找找相关论文问问,感谢分享
发表于 2021-1-27 15:40:03 | 显示全部楼层


kanon0530 发表于 2021-1-27 09:55
这位朋友我上面是不是写了用fft看相位噪声应该不对……因为fft的频率间隔太大所以sigma-delta的噪声在输 ...


我这个整数分频的FFT看论坛别人贴的图和其它资料都是一个波峰,所以看着有点慌。那应该是方波的问题吧。我用hspice跑的,要是ADE那个PN可以算的话,我想办法导进去看看性能也行
发表于 2021-6-24 22:10:08 | 显示全部楼层


kanon0530 发表于 2020-12-30 11:13
突然在virtuoso自带的计算器里发现了PN这个函数,而且是大写的PN,小写的不行……而且只有你去搜索PN才会出 ...


楼主,我也使用了PN这个函数。但是jitter的计算需要有一个理想的频率,我想问一下你知道PN这个函数怎么计算jitter的吗?因为PN这个函数不要求你输入你波形的理想频率。
 楼主| 发表于 2021-6-25 09:28:52 | 显示全部楼层


洛伦兹不要变坏 发表于 2021-6-24 22:10
楼主,我也使用了PN这个函数。但是jitter的计算需要有一个理想的频率,我想问一下你知道PN这个函数怎么计 ...


PN函数里那个频率并不是理想频率啊,你点击function panel的PN,会跳出来一个让你选择噪声类型和填频率的界面是吧,右下角的help点一下,就会看到说明文档对这个函数的解释了。你选一个频率就是算这个频率的噪声,但是不是等同于算了这个频率的jitter,我没有研究过。不填任何频率就是画pnoise频谱。
也可以寻找一下从pnoise的频谱计算jitter的教程,两边对一下看是不是一样。

我好久不看射频的东西了,不过上面的贴里说PN这个函数会算时域波形过零点的绝对jitter,并推出jitter的psd。应该是对的。
发表于 2021-6-29 22:38:59 | 显示全部楼层


kanon0530 发表于 2021-6-25 09:28
PN函数里那个频率并不是理想频率啊,你点击function panel的PN,会跳出来一个让你选择噪声类型和填频率的 ...


   感谢楼主。我最近也在搞这个,之前楼主说的fft出错的问题,应该是skill数据的问题。   假如去把cadence的理想正弦源导出matlab做fft,也无法得到一个正确的频谱,仔细观察会发现sin(0.1)在matlab和cadence里面是有误差的而且这个温差并不小。会很大影响结果。如果在matlab中采样理想正弦则完全正确。而且很关键的一点是cadence取样的时候有插值再次引入了误差。所以fft误差非常大。
   所以如果想通过fft去解决,自己用skill写fft的函数。而且还得很小心写。比如 1.0=cos(0.1)*cos(0.1)+sin(0.1)*sin(0.1)  但是假如你写成  pow(cos(0.1),2)+pow(sin(0.1),2)就不等于1了,而且差很多。所以skill写的时候要特别小心。


发表于 2022-1-1 22:59:37 | 显示全部楼层
学习一下啊
发表于 2022-3-1 11:37:12 | 显示全部楼层
解决了吗?我也遇到类似的,咋回事啊
发表于 2022-8-19 23:25:39 | 显示全部楼层


摩卡咖啡 发表于 2021-1-25 17:01
老铁,你也在做分数pll,我现在有点晕:分数pll的锁定后的频率,是不是本身就会变化比较大?我整数锁相环 ...


这些都是用Verilog写的数字锁相环吗?

发表于 2022-8-19 23:28:18 | 显示全部楼层
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