关于BCD工艺下的多个ldmos管应该怎么实现并联连接

P_duan

even810223 发表于 2020-11-26 16:29
不要在管子上跨线，高压pring可以共用，还请其他大神补充

另外您这里说的高压pring指的就是最外面的那个psub环可以共用吧？

P_duan

843071455 发表于 2020-11-26 16:34
这个没有什么统一的准则，主要是以设计规则为准，有的设计规则允许合并有的不允许合并，如果pldmos或者nldm ...

cmos工艺只要是同电位的管子都可以把S或者D端合并起来画，这个BCD工艺的我之前尝试过，验证的时候管子都识别不了，我就想了解了解BCD工艺下layout应该怎么做Floorplan,然后metal接线的时候有哪些需要注意的点，如果可以分享一个基于BCD工艺的Layout就最好了，这样就能一目了然。。。。

阿萨德企鹅毒

我现在用的就是BCD工艺，相同的W值下就算不同的管子，只要D端连的相同都可以合在一起，因为他们的N阱电位是相同的，不大清楚你说的验证识别不了是啥意思，是阱重叠了吗，具体识别管子，可以在LVS rule里查看

P_duan

阿萨德企鹅毒 发表于 2020-11-26 17:24
我现在用的就是BCD工艺，相同的W值下就算不同的管子，只要D端连的相同都可以合在一起，因为他们的N阱电位是 ...

我说的器件识别不了是，我把器件本身的hvbn隔离环通过parameter隐藏掉了，然后在这个状态下进行连线，完了最后再整体包一个HVBN的环以及PSUB环，后面我去看了一下工艺以及规则文件，BCD工艺不能像CMOS工艺一样可以把多余的环给隐藏来减少单个管子的大小，您这里所说的D端连的相同是啥意思？有图么？局部的就可以了，我本意就是想理解一下BCD工艺下不同的管子之间的layout接法，哪些地方是可以合并起来以达到减少面积的目的。   就像我这个图我管子的S和D端是用的这种分段式接法来接起来的，比如这两个管子就如同你说的D端是连的相同的，那是要怎么合并呢？

843071455

P_duan 发表于 2020-11-26 18:22
我说的器件识别不了是，我把器件本身的hvbn隔离环通过parameter隐藏掉了，然后在这个状态下进行连线，完 ...

有的bcd工艺即使N阱同电位但是其他端口连接不同也不允许合并，只能是所有连接完全相同的才允许合并行，而有的bcd工艺是允许合并的，不能一概而论，bcd工艺比cmos工艺要复杂，不是像之前cmos工艺，只要同电位的阱基本都可以合并，不要轻易的说可以合或者不合，设计规则是准则，不要做违反设计规则事情不然可能会出大问题，你要想问清楚怎么合并最好贴剖面图，平面图层次太多本身就不太能看清！

P_duan

843071455 发表于 2020-11-26 19:36
有的bcd工艺即使N阱同电位但是其他端口连接不同也不允许合并，只能是所有连接完全相同的才允许合并行，而 ...

您这里说的N阱电位相同如果可以合并就是把最外面的PSUB环合并起来的意思咯？另外BCD工艺下的管子S和D端的引线有啥讲究不？比如一个5V的n50_hvbn_6v_ckt，三端的线道也是可以同coms工艺下的管子一样有两种方式，“一种是将S和D端的引线引出器件外部作为单独的线道来连接”；“一种是直接在器件上横跨高层metal来实现S和D端的接”只不过这里横跨的metal我是采用的分段式接法来接的，不知道应该用哪一种，另外您这里说的合并是怎么个合并法？把隔离环给隐藏然后两个管子的B端（衬底合并）？完了最后再整体包环？这个 隔离环可以隐藏掉来实现单个器件的面积缩小？我之前验证过LDMOS的互联，ldmos不能把单个器件的隔离环给隐藏掉，隐藏了器件验证会识别不了，大侠能上个图么？

P_duan

843071455 发表于 2020-11-26 19:36
有的bcd工艺即使N阱同电位但是其他端口连接不同也不允许合并，只能是所有连接完全相同的才允许合并行，而 ...

这里有一个“ldmos“”的剖面图，这个图上就很明确的说明了HVBN的隔离环是高电位的需要和器件本身的D端要连接起来，而且我自行根据验证规则试验过把ldmos的隔离环给隐藏掉，器件本身的特性就被改变了，这样就导致验证lvs的时候提示识别不了layout，那普通的5V的"n50_hvbn_6v_ckt"器件自带的hvbn是不带电位的，那是不是就可以把这里的隔离环给隐藏掉，最后管子连接好了再整体包环这样子来实现？

P_duan

843071455 发表于 2020-11-27 15:48
看你图示的nldmos的结构，如果器件漏端是相同电位你可以把最外面的psub环隐藏掉,然后将器件的漏端合并起 ...

1、对于nldmos而言漏端合并就是HVBN合并吧，本身ldmos的漏端都是接到hvbn上的，最后整合完成之后总体加载的psub都有哪些规则啊？
2、对于低压mos带hvbn的管子而言，把hvbn隐藏掉了之后，后续自己整体包的hvbn和psub环的层级都有哪些层？还是就是按照通常的psub和hvbn环所包含的层级来自己创建mpp,而且我试验过低压的mos管自己整体包环的，感觉还是缺少部分层次，比如（markg,iso6,subdmy,hvdmy,wn,wp,hvbn,dg)等等这些层次，但是呢我在缺少这些层次的前提下验证又可以通过的样子，有点儿模糊了。。
3、还有BCD工艺下的管子，S和D端的连接需要参照功率管这样采用分段式的接法么？下图是我按照我自己的理解画的示意图。
4、另外我在验证的过程中发现最外面的psub环没有电位的，而且我看电路图上也没有定义pin角，反馈在layout中也不需要接metal到这个psub上，也有点儿懵逼。

韩少卿

请问psub和hvbn都接什么电位啊？在PDK里也没看到解释

panpan73

刚接触，学习了，谢谢