让验证回归本质

wenlock · 发表于 2022-9-3 11:20:19

飞翔的马甲发表于 2021-1-4 00:57
深表赞同！我们公司搞coding man大赛，我们都是用system Verilog直接搭环境，一样跑得溜得飞起。所谓方法学 ...

还有这种比赛

楼凌王 · 发表于 2022-9-4 21:04:03

语言只是工具而已，又不是UVM天下无敌

zzkkccc · 发表于 2022-9-8 16:03:28

深受启发

gerry1512 · 发表于 2022-9-12 16:43:27

这就好比互联网届对框架的崇拜。。。

xuxuxu666 · 发表于 2022-12-13 10:20:07

请问大佬公众号是什么，想关注学习一波

gongdaccy · 发表于 2022-12-13 18:03:57

学习了

yuanpin318 · 发表于 2022-12-14 09:55:16

赞同

pandapanda · 发表于 2023-10-24 14:58:45

写的真好，验证不是软件，UVM也不是说用了就没有bug，主要还是得看人，你的视角怎么看，验证的视角应该比设计看得更广，才能发现各种corner bug。十分赞同，站在用户的角度去验证，用户会怎么用？如果这个寄存器配置错了，能恢复吗？等等，这些地方其实能很好提高产品的易用性，更人性化，更稳定。看IBM给POWER 7/8的paper，也是用的VHDL + c++完成的验证，只是IBM有自己的eda团队会自己开发很多自动case generator，本质上还是为了找出bug。规模较小的UT，Verilog/SV+SVA直接上，反倒是直接，还省去了debug UVM 环境的时间，方法学是个好东西，但绝对不是八股文，一成不变的东西，其学习成本也较高，初学者来就去搞，反而有点丢了西瓜捡芝麻的味道，走错了路。有大把时间去debug UVM的环境，还不如去多多理解整个芯片的架构，自己负责的模块验证完成了，站在系统的角度可能又会有新发现。说到底这些所谓的方法学，语言，eda也是帮助人们定位解决问题的工具而已，不能过度崇拜，要工具为我所用，人为主，工具为辅。现在大行其道的AI就是一个不错的工具

simpleplan · 发表于 2023-10-24 17:16:49

好文章，顶一个

huazi607 · 发表于 2023-11-17 15:44:00

写得好，很多总结很有参考价值！

[原创] 让验证回归本质

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