RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog

ffq513 · 发表于 2020-9-11 16:21:20

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本帖最后由 ffq513 于 2022-12-12 13:59 编辑

附上随书源码

student321 · 发表于 2020-9-11 19:22:02

thanks

omnik · 发表于 2020-9-11 20:11:59

goood eoobk

lhyi · 发表于 2020-9-12 01:49:57

Thanks for the share

gouyaer123 · 发表于 2020-9-12 08:22:24

感谢

icroad · 发表于 2020-9-15 09:48:04

资料不错，多谢分享

tu_yjq123 · 发表于 2020-9-23 21:33:35

多谢分享。。

martian618 · 发表于 2020-9-24 09:16:51

谢谢分享！

jimcmwang · 发表于 2020-10-20 09:34:45

RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog.pdf

11.52 MB, 下载次数: 74 , 下载积分: 资产 -4 信元, 下载支出 4 信元

轩辕志瑜 · 发表于 2020-11-21 13:42:05

谢谢楼主分享

[资料] RTL Modeling with SystemVerilog for Simulation and Synthesis using SystemVerilog