memory compiler生成的双口sram的vcs后仿真违例

dy19870425

设计中采用的双口sram的CLKA，CLKB均为同一个时钟，由于CLKA和CLKB均接在同一个时钟上。所以在ICC中并没有做特殊处理。我看了一下ICC生成的网表文件，CLKA和CLKB的时钟沿gap几乎为0。但是在sdf的时序检查中，为了防止同时对同一地址进行读或写，里面定义了CLKA和CLKB的时钟沿gap值为0.613。结果vcs仿真时就报错了。图一是报错的log。图二是sdf的时序检查。请问大家这种违例怎么处理？

seulzren

请问楼主，问题解决了吗，用了什么方法

dy19870425

seulzren 发表于 2020-9-5 22:53
请问楼主，问题解决了吗，用了什么方法

你看哈这个贴子吧。http://bbs.eetop.cn/thread-882546-1-1.html

lingf91

学习了，谢谢！！

seulzren

dy19870425 发表于 2020-9-6 09:51
你看哈这个贴子吧。http://bbs.eetop.cn/thread-882546-1-1.html

谢谢回复~

seulzren

dy19870425 发表于 2020-9-6 09:51
你看哈这个贴子吧。http://bbs.eetop.cn/thread-882546-1-1.html

所以最后的解决办法是不反标sdf（sdf注释掉相关行）？

dy19870425

seulzren 发表于 2020-9-8 10:49
所以最后的解决办法是不反标sdf（sdf注释掉相关行）？

见下面。vcs编译的时候，添加一个.cfg文件。   cfg文件里的内容是   instance {u_top.u_a}  {noTiming};

seulzren

dy19870425 发表于 2020-9-8 16:20
见下面。vcs编译的时候，添加一个.cfg文件。   cfg文件里的内容是   instance {u_top.u_a}  {noTiming}; ...

明白了，感谢