为什么SMIC 55nm 标准单元库里面的AND Gate反相器比例不是2：1，而是接近1：1?

mac102423 · 发表于 2020-8-22 10:56:39

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为什么SMIC 55nm 标准单元库里面的AND Gate反相器比例不是2：1，而是接近1：1? 里面的NAND是接近理论的比例，但后面的INV却不是，想问问这样设计的原因是为什么？这样不会影响它输出信号吗？

老尤皮 · 发表于 2020-8-22 11:17:12

设计反相器的尺寸比可以有好几种优化目标，比如说优化目标是输出的上升下降沿时间相同，比如说优化目标是速度最快（也就是构成环振以后的振荡频率最高），不同的优化目标得到的尺寸比例也不一样，接近1：1应该是按照速度最快优化出来的

mac102423 · 发表于 2020-8-22 11:27:01

老尤皮发表于 2020-8-22 11:17
设计反相器的尺寸比可以有好几种优化目标，比如说优化目标是输出的上升下降沿时间相同，比如说优化目标是速 ...

好的，非常感谢，

好久不见、 · 发表于 2022-6-6 15:28:38

楼主，可以给个PDK吗

百里酚蓝 · 发表于 2022-7-12 22:31:40

好久不见、发表于 2022-6-6 15:28
楼主，可以给个PDK吗

我帖子里有链接，可以帮我看下问题吗，谢谢

smic55lf库缺少validlayer和validvia
https://bbs.eetop.cn/thread-931597-1-1.html
(出处: EETOP 创芯网论坛 (原名：电子顶级开发网))

peterlin2010 · 发表于 2022-7-12 23:11:34

STD 库设计看要求有些用 “多少 TRACK” 如 7 track , 9 track ..etc 去区分高度, 须要在GRID 上 , 好方便未来 APR 走线 . 有些做STD 库会用软件把所有 WL 都SWEEP 过在去找出最佳化, 但是最佳可以 TIME DELAY 也可以功耗等 .

不知道有没教做 STD 库得书阿

ljh456 · 发表于 2022-9-2 14:38:44

老尤皮发表于 2020-8-22 11:17
设计反相器的尺寸比可以有好几种优化目标，比如说优化目标是输出的上升下降沿时间相同，比如说优化目标是速 ...

我在版图中导入数字库的版图时，跑LVS反映VNW和VPW，miss port还有miss 连接，不知道老师有没有遇到这个情况

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