关于带隙基准PSRR的问题

张鹏坚 · 发表于 2023-6-1 15:16:02

学习了

Zzzaa · 发表于 2023-8-10 18:21:02

请问这个用PTAT电流加到电阻R3上来产生reference vlotage,为什么不在输出电阻下串联一个三极管来产生reference呢？

yytRA · 发表于 2024-3-7 09:54:34

学习一下

blue810204 · 发表于 2024-3-7 10:38:54

学习了顶一下

ZZWQ · 发表于 2024-4-14 15:50:23

请问大佬们一下，这个结构，右侧的输出cascode结构的两个pmos正常工作状态下，是都处在饱和区么，还是说第二层的pmos管处于线性区

ZXY2002 · 发表于 2024-6-14 16:09:57

ol0930 发表于 2020-8-21 20:00
1、直观一点，只看输出支路，假设没有共栅管，电源电压δVdd经由M3的小信号电阻与R3分压后贡献到带隙输出， ...

你好，第3条为什么负反馈环路增益提高，psr就更好，能否解释一下，谢谢

sara9233 · 发表于 2025-5-13 17:51:00

借楼请教下各位大佬，仿真得到M3 gate到vref的psr是+30db，很奇怪。但是M3 gate到M3 drain的psr是-3db。为什么会有这个结果呢？

Jiliang · 发表于 4 天前

sara9233 发表于 2025-5-13 17:51
借楼请教下各位大佬，仿真得到M3 gate到vref的psr是+30db，很奇怪。但是M3 gate到M3 drain的psr是-3db。为 ...

可以认为基准电流随电源波动很小，M3的栅压和M3下面的共栅管源端电压（也就是M3的漏）都强跟随电源变化，所以M3gate和drain表现出强相关。而VREF≈RN/(RN+RP)*VDD+PSRI*rout，RN，RP分别代表VREF看到地和电源的阻抗，rout为输出阻抗，PSRI为电流的PSR，都比较小

[求助] 关于带隙基准PSRR的问题

浏览过的版块

站长推荐 /1