PT时序报告分析

3456721 · 发表于 2020-8-2 23:57:39

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PT时序报告显示，“+”，表示lumped RC，想请教一下是否成功反标？

按照report_annotated_parasitics,报告如下lumped项是零，这和上面时序报告中的“+”lumped RC，不是相互矛盾了吗？

下面是PT的脚本，spef和sim.v均为ICC导出

3456721 · 发表于 2020-8-2 23:58:31

自顶

3456721 · 发表于 2020-8-2 23:59:24

另外求解答，为何在capture path和launch path中clock network delay均为0呢？

kk2009 · 发表于 2020-8-3 02:09:42

3456721 发表于 2020-8-2 23:59
另外求解答，为何在capture path和launch path中clock network delay均为0呢？

你这个肯定不对。是不是sdc里还是设置了clock 是ideal_network没有取消。

3456721 · 发表于 2020-8-3 08:37:18

kk2009 发表于 2020-8-3 02:09
你这个肯定不对。是不是sdc里还是设置了clock 是ideal_network没有取消。

谢谢您的指导，我检查了下SDC，里面已经将clock设置为了propagated

3456721 · 发表于 2020-8-4 20:53:41

补充一点，我将数据精度提高后，发现这些clock network delay并不是零，只是数值很小，小数点后四位

3456721 · 发表于 2020-8-6 19:49:08

关于clock_network_delay很小的问题，我发现是core面积不够，放大尺寸后，clock_network_delay即为正常值

3456721 · 发表于 2020-8-6 19:50:30

另外还是求助，上述PT分析时路径上的加号“+”，代表lumped RC，不是通常的&，这是否代表成功反标呢？

3456721 · 发表于 2020-8-7 16:45:04

求热心大佬解答

optihack · 发表于 2020-8-12 15:31:52

本帖最后由 optihack 于 2020-8-12 15:33 编辑

report_timing -derate -nets -nosplit -input_pins -transition_time -capacitance -crosstalk -path_type full_clock_expanded -delay_type max
CLOCK path 带上expansion再看，初步怀疑是design 太小， CTS没有做，那样propagated delay都是从input clk port算，太小但非0.

用report_delay_calculation -from xxx -to yyy 去看具体有没有annotate到 RC.

[求助] PT时序报告分析

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