PT时序报告分析

randolpha · 发表于 2020-8-12 18:06:45

hold time check report呢？

3456721 · 发表于 2020-8-13 00:45:11

optihack 发表于 2020-8-12 15:31
report_timing -derate -nets -nosplit -input_pins -transition_time -capacitance -crosstalk -path_type ...

非常感谢您的解答，我按照上述方法看了时钟路径的报告，直接是由clk pin经过clk net到达寄存器的时钟端，这应该就是您说的设计太小，CTS没有做？这个问题请问您有什么办法解决吗？我之前尝试过加大core的面积，CTS是正常的

还有就是反标的问题，按照report_delay_calculation的方法，报告了一条线的延迟，还是会提示lumped annotation

3456721 · 发表于 2020-9-7 10:32:21

求帮助

jacklo · 发表于 2023-12-1 22:24:03

请问最后是怎么解决的，我的设计也很小，遇到了同样的问题

jacklo · 发表于 2023-12-7 19:55:03

jacklo 发表于 2023-12-1 22:24
请问最后是怎么解决的，我的设计也很小，遇到了同样的问题

破案了。SDC的问题

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