altera的FPGA关于调用altlvds_rx的问题

nm2012

需要用cycloneV做一个ADC的接口，ADC是13bit并行LVDS输出，DDR模式，频率大概400MS/s。现在我已经例化了一个altlvds_rx模块，但有点不太理解，他这里是有rx_in和rx_inclock两个输入的，想问一下rx_inclock是否是连接到ADC输出的源同步时钟(LVDS时钟)上？如果是的话，那么我现在采到了数据后需要在FPGA内部生成一些数字逻辑来处理rx_out数据，那么这一些数字逻辑的时钟clk连接给谁，是否也是rx_inclock。也就是说rx_inclock同时作为lvds的采样时钟和数字逻辑的时钟。
还有一个问题，我查了下cycloneV的工作频率最高不超过1G，但是手册上说明它的LVDS可以工作到3.125GHz，这个又该如何理解
求助，谢谢了。

nm2012

还有一个问题，这张图是AN479里面的，使用internal PLL的情况，我看到图里面似乎也需要输入时钟，这个时钟可否认为是内部PLL的Fref时钟，在数据串口输入时，PLL利用这个时钟倍频，而当数据并行DDR模式输入时，PLL相当于分频为1。