加帧头帧尾怎么用verilog实现

lbzhu

有一个固定长度（由使能信号指示）的序列，在序列前面加上固定长度的帧头，在序列后面加上固定长度的帧尾，帧头帧尾都一样，长度相同，怎么用verilog实现

甲壳虫

你这个能不能具体一点。

asic_service

推荐个数字设计深度入门课，看完自己写：
https://ke.qq.com/course/package/24207?tuin=64ce5e2a

A1985

fifo写，fifo读后concat。使能做fifo wr，rd 控制。

lbzhu

A1985 发表于 2020-6-28 16:23
fifo写，fifo读后concat。使能做fifo wr，rd 控制。

是不是这样的，先将数据序列写进fifo，检测到有数据时，将帧头付给输出，完了读fifo将数据输出，再讲帧尾输出，帧头帧尾都是parameter参数表示

风释怀

状态机实现比较简单吧

qladxk2008

always@(posedge clk ...)
en_d<=en;data_d<=data;


start = en & !en_d;
end = !en & en_d;



//concat the data
always@(posedge clk ...)
if (start)
data_in <= start_frame;
else if (end)
data_in <= end_frame;
else
data_in <= data_d;

lbzhu

qladxk2008 发表于 2020-6-29 12:37
always@(posedge clk ...)
en_d

帧头有13个数，帧尾也是13个数，另外数据也有好几个数，这样的话怎么实现

phoenixson

lbzhu 发表于 2020-6-29 15:03
帧头有13个数，帧尾也是13个数，另外数据也有好几个数，这样的话怎么实现
...

发送过程用状态机控制，每帧的数据段通过不同状态标识，就可以了，发送接收数据帧是数字通信中最基本，其实也是相对比较简单的东西

Love24

简单的做法就是把数据valid信号展宽，假如首尾各加一个cycle的帧头帧尾，那么valid打两拍再与自己相或，这样就实现了valid展宽两拍的目的，然后再找上升沿、下降沿添加帧头、帧尾，或者引入计数器确定帧头帧尾的位置。