加帧头帧尾怎么用verilog实现

lbzhu · 发表于 2020-6-28 12:22:46

您需要登录才可以下载或查看，没有账号？注册

x

有一个固定长度（由使能信号指示）的序列，加上固定长度的帧头，并加上固定长度的帧尾，帧头帧尾都一样，长度相同，怎么用verilog实现

icdane · 发表于 2020-7-1 06:01:32

ROM+RAM+ROM

lx1991220 · 发表于 2020-7-5 21:47:30

这是一个对于数据流的基本操作处理。根据你帧头的格式缓存对应的拍数，发送完帧头后发送缓存过几拍的数据，帧尾的话统计序列长度，输出完毕的时候再所有数据后面输出帧尾。

[求助] 加帧头帧尾怎么用verilog实现