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[求助] 加帧头帧尾怎么用verilog实现

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发表于 2020-6-28 12:22:46 | 显示全部楼层 |阅读模式

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有一个固定长度(由使能信号指示)的序列,加上固定长度的帧头,并加上固定长度的帧尾,帧头帧尾都一样,长度相同,怎么用verilog实现
发表于 2020-7-1 06:01:32 | 显示全部楼层
ROM+RAM+ROM
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发表于 2020-7-5 21:47:30 | 显示全部楼层
这是一个对于数据流的基本操作处理。根据你帧头的格式缓存对应的拍数,发送完帧头后发送缓存过几拍的数据,帧尾的话统计序列长度,输出完毕的时候再所有数据后面输出帧尾。
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