小数PLL 求助

8i8i9o9o

那位大神做过小数PLL的frequency divider?
看了一些论文，做了一个下图这种结构的frequency divider

每个模块都正常工作。
整体也能仿真，但是改变16bit Sigma Delta Modulator 输入的定值，
频率不能线性变化。
这是什么问题？

jiaoda

这个图是对的，不太明白你的问题，什么线性变化？是你把16bit从0x00变到0xFF，发现频率不是线性变化的吗？如果是这样，建议你再看看书本

8i8i9o9o

设这个意思  00---FF变化， Frequency 变化不是线性的

8i8i9o9o

jiaoda 发表于 2020-5-3 09:44
这个图是对的，不太明白你的问题，什么线性变化？是你把16bit从0x00变到0xFF，发现频率不是线性变化的吗？ ...

// The 2nd order digital SDMOD.

module sdmod(clk, resetb, xin, dither, yn);

  input        clk;     // clk
  input        resetb;     // Reset
  input [15:0] xin;  
  input [4:0]  dither;  

  output [1:0] yn;
  
  reg  [15:0]  integ1out;
  wire [15:0]  integ1in;
  reg  [15:0]  integ2out;
  wire [15:0]  integ2in;
  wire [16:0]  sum1,sum2;
  reg          sum2dly;

  always @ (posedge clk or negedge resetb) begin
    if (!resetb) begin
      integ1out <= 16'b0;
      integ2out <= 16'b0;
      sum2dly <= 1'b0;
    end
    else begin
      integ1out <= integ1in;
      integ2out <= integ2in;
      sum2dly <= sum2[16];
    end
  end

  assign      sum1 = xin + integ1out;
  assign      integ1in = sum1[15:0];
  assign      sum2 = integ1in + integ2out;
  assign      integ2in = sum2[15:0];
  assign      yn= sum1[16] + sum2[16] - sum2dly;

endmodule

我感觉是modulator的问题。
请大神帮忙看一下，这个MASH2阶级联的modulator有什么问题吗？

scpuke

mash2给一个sine输入信号，分析输出看是否正常：
1）过一个理想LPF，看能否复现sine时域波形
2）做频谱分析，看能否看到sine主信号和40dB noise shaping

8i8i9o9o

scpuke 发表于 2020-5-3 15:06
mash2给一个sine输入信号，分析输出看是否正常：
1）过一个理想LPF，看能否复现sine时域波形
2）做频谱分析 ...

如何产生一个数字sinwave呢?
verilog 里面理想滤波器，怎么做？

jiaoda

8i8i9o9o 发表于 2020-5-3 11:30
// The 2nd order digital SDMOD.

module sdmod(clk, resetb, xin, dither, yn);

功能上看不出什么问题，貌似是对的，建议你根据别人建议，看下是否低通sine后能否输出正确波形，或者输入dc后，能否还原dc值，用matlab产生verilog激励波形，然后把输出码FFT到频域看下波形

磐磬

8i8i9o9o 发表于 2020-5-3 18:09
如何产生一个数字sinwave呢?
verilog 里面理想滤波器，怎么做？

用veriloga写一个16bits的ADC，采样模拟信号就得到了16bits的数字sinwave。mash11的的三位输出信号按位相加，得到的和再经过LPF。