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EETOP 创芯网论坛 (原名：电子顶级开发网)»论坛 › IC 设计及制造（半导体、微电子） › IC验证 › IC验证资料 › Verilog_Lab7 serial_adder_mealy

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[原创] Verilog_Lab7 serial_adder_mealy

发表于 2020-4-27 17:18:02 | 显示全部楼层 |阅读模式

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veeilog 综合性实验--serial_adder_mealy

Target: create a serialized version of ripple carry adder withfinite state machine.(8bit)

serial_adder--mealy.docx

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发表于 2020-4-27 18:06:12 | 显示全部楼层

thanks

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发表于 2020-4-28 09:34:46 | 显示全部楼层

感谢

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发表于 2020-4-28 22:57:48 | 显示全部楼层

感谢分享

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发表于 2020-7-31 15:03:12 | 显示全部楼层

谢谢分享

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