chopper 结构的设计细节，大神帮我点一下

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本人最近在做一个chopper 的bgr，有些疑问，同志们帮忙指点下：
1.正常我们设计一个amplifier，它的bw>f chop，但是我的demodulate做在amplifier的gm之后ro之前那么还有必要时bw>fchop，我的理解是不用，此时signal以被解调，dc信号仍被放大，不知道这个理解有没有错？
2. 控制choper的modulate和demodulate有必要做非重叠时钟吗？设φ1为clk1和clk1b组成，φ2为clk2和clk2b组成，控制相应的TG,clk1和clk1b相差一个inv delay ，φ1和φ2为非重叠时钟？若想改善spike的问题，在φ2在做0.7τdelay？

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怎么还没人来啊，有点慌啊

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别沉，please

thomas9211

1. bw > f chop 是settling time的問題  你可以跑模擬故意讓f chop 看會不會跑出額外的offset  2. 可以做  你可以模擬有做跟沒做的結果

miracle_zhang

带宽没有必要一定要大于chop频率
最好chop的TG用非交叠时钟，否则会存在两个TG同时导通的现象，会影响chop后信号的共模电平
只是我个人理解哦

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thomas9211 发表于 2020-4-24 01:53
1. bw > f chop 是settling time的問題  你可以跑模擬故意讓f chop 看會不會跑出額外的offset  2. 可以做   ...

好的 非常感谢

451968344

miracle_zhang 发表于 2020-4-24 10:55
带宽没有必要一定要大于chop频率
最好chop的TG用非交叠时钟，否则会存在两个TG同时导通的现象，会影响chop ...

你好，我的理解是如果输出是一个离散的信号，没交叠时钟固然是有没有坏处，但是输出如果是连续信号，输出存在某个时间段是同时断开的，那么对输出结果应该有点影响吧？个人猜想，还未simulate验证

miracle_zhang

451968344 发表于 2020-4-24 11:19
你好，我的理解是如果输出是一个离散的信号，没交叠时钟固然是有没有坏处，但是输出如果是连续信号，输出 ...

非交叠的时间不要太长，对输出信号的影响微乎其微，况且chop的操作本身就存在纹波。

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miracle_zhang 发表于 2020-4-24 11:26
非交叠的时间不要太长，对输出信号的影响微乎其微，况且chop的操作本身就存在纹波。 ...

嗯，已simulate验证，故意把同时断开的时间增大至10ns左右，输出结果并无差异，同时断开时段，out端仍有一定的电平与导通时相比相差uv级，以及该时段占周期比例极极极小。

miracle_zhang

451968344 发表于 2020-4-24 14:23
嗯，已simulate验证，故意把同时断开的时间增大至10ns左右，输出结果并无差异，同时断开时段，out端仍有 ...

回复好专业 nice