FPGA做加减运算是否需要先算出补码？

american007

FPGA的数据做减法是不是不需要先算出补码啊 ？  数据a < b， 然后a - b得到的结果默认就是一个补码吧 ？而不需要先算出b的补码，然后再做a + b(补码)吧？

440实验室

应该不用吧，编译器自己综合成减法电路吧

tinytera

systemverilog 和新版 verilog 有 signed 类型， 用这个就不用手工转补码了。 verilog-2001之前的需要转

tian10

最好-b先转码，然后在调用DSP做加法器（a+(-b转码后的)），这样可以节约大量的资源，并且时序稳定

american007

   

440实验室 发表于 2020-4-9 09:29
应该不用吧，编译器自己综合成减法电路吧

如果 自动综合成了减法电路，一个小数被一个大数  减，会是一个负数，此时，fpga内部的 减法结果是这个负数的补码吗？

american007

   

tinytera 发表于 2020-4-9 11:15
systemverilog 和新版 verilog 有 signed 类型， 用这个就不用手工转补码了。 verilog-2001之前的需要转
...

signed 类型 是 可综合的 语句，还是 只用于仿真的语句 ？

american007

   

tian10 发表于 2020-4-9 18:26
最好-b先转码，然后在调用DSP做加法器（a+(-b转码后的)），这样可以节约大量的资源，并且时序稳定 ...

用的max10，最简单fpga ，没有dsp

tinytera

   

american007 发表于 2020-4-14 04:32
signed 类型 是 可综合的 语句，还是 只用于仿真的语句 ？

可综合

440实验室

   

american007 发表于 2020-4-14 04:28
如果 自动综合成了减法电路，一个小数被一个大数  减，会是一个负数，此时，fpga内部的 减法结果是这个负 ...

这个用编译软件直接写两句代码验证一下也不费事，不过为什么不直接用有符号数计算呢？signed（x）

american007

verilog和C语言的关键不同，是verilog 最终综合后都会映射为一个电路，那么signed综合后对应一个什么样的电路 ？