请问个Mask 逻辑运算层Layer的问题

ericking0

有的层次，比如PW/LDD之类的，GDS里面不体现，但是在MASK里面体现，通过其他的层次逻辑运算得到；
比如PW，一般情况下就是NW的反版；
我的疑问是，定义这种逻辑运算出来的层次和单独定义一层PW相比有什么优点？

制版的成本少不了，光刻的工艺成本也不少；
如果通过逻辑运算的方式来产生PW，芯片表面只会有两种状态，NW或者PW；
但是如果单独定义一层PW的话，芯片表面就可能有四种 状态，没有NW也没有PW，只是NW，只是PW，既有NW又有PW；
用逻辑运算产生PW，凭空就少了一个设计器件的自由度啊？比如既没有NW也没有PW的地方就是浅掺杂的SUB，既有NW又有PW的地方可能是一个浅掺杂的N，指不定可以凑个什么器件出来；
那么请问用逻辑运算产生Layer方法到底有什么好处呢？只是让Layout Engineer工作更清爽？

amodaman

你想的太复杂了，掩膜制版的时候没有这一层，生产成本就跟这些问题完全没关系了。

这些逻辑层在这里的意义主要是给Design Rule和验证DRC/LVS/ERC规则计算来用的，是对物理制造过程的一种抽象而已，抽象之后才有更高级的运算。Period.

ranqi

好好好好好好

ericking0

amodaman 发表于 2020-2-15 18:55
你想的太复杂了，掩膜制版的时候没有这一层，生产成本就跟这些问题完全没关系了。

这些逻辑层在这里的意义 ...

应该是有的，制版的钱都掏了的。所以才会来论坛请教的啊!

hypo029

来学习

amodaman

ericking0 发表于 2020-2-17 08:55
应该是有的，制版的钱都掏了的。所以才会来论坛请教的啊!

晶圆厂的报价是按照真实的掩膜层来报价的，每一层都是明码标价。当然如果是中介帮你投片，报什么价就是商务上的事情了。这里不方便公开讨论财务问题。只能告诉你，从技术上讲，这些CAD LAYERS是和成本无关的，仅仅是设计规则做几何计算用。

amodaman

其实你的问题不是在问CAD LAYERS，你问的是晶圆厂制版的时候从GDS层经过逻辑运算产生出来的层，是和生产步骤相关的。这些成本应该折算到你提交的GDS层的报价或者晶圆的底价上的，一般你只要考虑到用到什么工艺步骤会增加大概多少百分比的费用就行了，比如MiM层做电容这样的工艺。

至于晶圆厂用到的中间逻辑运算，甚至是产生光刻板的层，和我们设计规则里面的CAD层是不是一回事，只能说可以是，也可以不是，看设计规则编写的需要而定。

ericking0

amodaman 发表于 2020-2-17 10:23
其实你的问题不是在问CAD LAYERS，你问的是晶圆厂制版的时候从GDS层经过逻辑运算产生出来的层，是和生产步 ...

嗯，一直说的都是MASK LAYER；
我比较好奇的是为什么foundry或者maskshop要限制物理上的设计自由度；
按理说应该问foundry或者maskshop的。

aibbt

masker document中有说明

tuohong

楼主你的工艺中应该是有这层mask的，不要被2楼误导。
在相对不太复杂的工艺中，确实有这样的设置，目的是牺牲了一些不太重要的器件（当然意味着牺牲了多样性），获取相对简单、低成本的工艺实现（对于fab来说，同样的电压和特征尺寸，一般情况下器件越少，工艺实现越可控，良率越高）。对于一些拼成本的消费类芯片来说，design house是愿意为此买单的。
回到你对PW、NW的定义，实际单独定义的情况只有三种，没有四种，因为不包含既有PW又有NW的情况（design rule不允许）。那么假设一个普通的5V工艺，你会损失哪些器件呢（最常见的就是那个做在场氧上的poly电阻），如果罗列一下的话，你会发现基本上不会包含最基本常用的device。
尽量简化工艺和器件，为某一类客户定制非常有针对性的工艺，也是很多fab的生存之道。

同时作为layout工程师，你会发现因此可以少关注几个design rule，感觉还是不错的。