自己写的移位寄存器输出可以，输入不好用？

american007 · 发表于 2020-2-4 09:19:33

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下面是串行输出

always @(posedge clk)
                  begin
                     send_out       <= shift_out_reg[0];
                     shift_out_reg       <= {1'b0,shift_out_reg[9:1]};
                  end
  下面是串行输入
  always @(posedge clk )
            shift_in_reg <= {shift_in_reg[8:0],receive_in};
自己写的移位寄存器输出可以，输入不好用  ？  输入必须用移位寄存器IP吗？

kka · 发表于 2020-2-4 09:43:53

自己寫的IP如果符合需求那就可以使用..
但是需要多注意驗證的部分...看看是否有甚麼特殊的功能是沒有想到...

american007 · 发表于 2020-2-4 19:00:10

嗯，可能是我的移位输入判断条件太复杂了，所以数据没被接收进来；
另外，移位寄存器IP和自己写的
shift_out_reg <= {1'b0,shift_out_reg[9:1]};
能有啥区别？
自己写的更简单，为何还会提供一个移位寄存器ip，能有啥用？

fascinate_lyd98 · 发表于 2020-2-7 09:49:55

怎么个不好用呢？？

american007 · 发表于 2020-2-16 12:14:48

其他代码的问题引起的

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