Verilog实现UART/RS232/RS485收发自动校调功能，降低接收误码率

auv0513 · 发表于 2020-1-14 12:22:54

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本帖最后由 auv0513 于 2020-1-14 12:40 编辑

Verilog实现UART/RS232/RS485收发自动校调功能，降低接收误码率
1.UART（RS232/RS485）收发功能。
2.波特率默认为1M，可参数修改，但不能太小，太小的话，计数器宽度需要调整。
3.接收带串口脉冲相位跟踪自动校准功能，可以有效减少串口接收误码的发生。
4.仿真之前要先修改FT3Testing.mpf文件，用notepad++打开，大约再2402行到2418行的目录要改为你解压后实际源文件的目录。
5.fifo使用vivado2017.4建的。仿真QuestaSim10.6c。

问题反馈：QQ:833648

dcircuit · 发表于 2020-1-14 20:36:32

thanks

tomalan · 发表于 2020-1-14 23:13:54

感谢分享原创好文

syjuang@123 · 发表于 2020-1-15 08:15:03

Thanks

h85079505 · 发表于 2020-1-15 09:04:29

I at 3'th floor.Thanks.

chinest2010 · 发表于 2020-1-15 22:03:15

感谢分享原创好文！

linyuanfei · 发表于 2020-1-20 13:52:22

楼主是FT3吗？有曼彻斯特编码吗？

fourwave · 发表于 2020-1-22 20:25:04

谢谢原创好文，描述的也清晰

fourwave · 发表于 2020-1-22 20:26:49

波特率默认为1M，可参数修改，但不能太小

这句话怎么理解，如果用7200bps这么低的波特率，能行吗？需要改什么？

maassmama · 发表于 2020-2-19 11:20:59

Thanks very much

[原创] Verilog实现UART/RS232/RS485收发自动校调功能，降低接收误码率

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