关于SAR ADC里的比较器设计

shmzsz · 发表于 2019-12-22 17:51:58

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最近正在仿真SAR ADC里面的比较器，关于预防大电路有一点疑问。比较器目标需要能够在20MHz的速度下分辨0.3mV的电压。采用的是TSMC 0.13um工艺的5V器件，VDD=5V。
第一级运放我目前设计为20dB增益，带宽27MHz，第二级运放33dB，带宽17MHz，但是现在第一级运放的输出结果幅度差很小，而且经过失调存储电容之后波形有问题。

相问一下目前这种情况需要调整哪部分电路，两级放大器分别大概需要达到什么性能啊？

iamtorres9 · 发表于 2019-12-22 21:44:20

LZ你好，我没有做过这么高频率的电路，不过相同的结构我以前在低频下做过，下面是一些在低频下我做的电路的一些理解：
1.一般来说，第一级运放的增益比第二级大一点比较好，这样做可以降低失调的影响；
2.一般来说，处理f频率下的信号，运放的带宽应该留够足够的裕度，比如2倍f或者3倍f。你的运放带宽再检查一下；
3.LZ的运放主极点在输出点，检查一下仿真单个运放带宽的时候，是否带上了负载电容。
希望能够帮到你。

yuanyuan94587 · 发表于 2019-12-22 22:02:19

test bench是什么样的？

shmzsz · 发表于 2019-12-23 14:42:15

iamtorres9 发表于 2019-12-22 21:44
LZ你好，我没有做过这么高频率的电路，不过相同的结构我以前在低频下做过，下面是一些在低频下我做的电路的 ...

感谢你的回复，我之前也想过增大第一级的增益，但是因为电路需要在最大时钟信号为20MHz时工作，而且按照你所说带宽留有一定的余地，那么第一级放大器的带宽不是至少也应该40MHz，然后还需要更大的增益，那么这种结构在这种工艺下能做到吗？我就是因为对这个不是很了解，不知道是我没调出来还是电路达不到这种性能。同时我还想请问一下你之前在低频下增益大概能做到多少呢？