对比VCS和Xcelium仿真出现了令人费解的现象，请大神们帮忙，感谢！

有缘于你 · 发表于 2020-1-3 11:42:07

edacw 发表于 2020-1-2 13:15
嗯，你是说A输出存在race？用的是A_REG信号，A输出寄存成这个信号了

A的读和A的写同时进行, 哪个在前是不确定的, A_reg读到的A值就可能在写时刻或写的后一拍更新

edacw · 发表于 2020-1-3 20:47:25

有缘于你发表于 2020-1-3 11:42
A的读和A的写同时进行, 哪个在前是不确定的, A_reg读到的A值就可能在写时刻或写的后一拍更新
...

没有A的读写同时进行啊，这个电路就是一个3：1的MUX（纯组合逻辑）的输出是A，然后A再寄存一级输出到A_REG，只不过A_REG反馈回作为MUX的一个输入而已

edacw · 发表于 2020-1-4 00:08:49

有缘于你发表于 2020-1-3 11:42
A的读和A的写同时进行, 哪个在前是不确定的, A_reg读到的A值就可能在写时刻或写的后一拍更新
...

always（*）里面最后一句写错了，是阻塞赋值“=”，不是“<=”，这部分是纯组合逻辑，就是个3选1的MUX

英特耐雄纳尔 · 发表于 2020-3-13 16:57:13

请问如何用xcelium生成fsdb？

lv6336 · 发表于 2020-7-18 22:04:40

能否分享一下xcelium

lv6336 · 发表于 2020-8-12 13:57:53

环境怎么配置

wxqy_anita · 发表于 2021-1-6 13:35:59

代码问题太多，没有对比的意义

rango_1 · 发表于 2021-3-17 19:11:00

can anyone please share vcs 2020 thank you

rango_1 · 发表于 2021-3-17 19:23:32

can anyone please share vcs 2020 thank you

imysl0 · 发表于 2021-7-18 18:15:07

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