新手，学习verilog还是直接上system verilog

qinyuc · 发表于 2019-10-5 11:41:35

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感觉sv啥都能干了。

ht_lch · 发表于 2019-10-5 20:09:44

设计的还是大部分用的verilog，验证都是用的sv

zhouninz · 发表于 2019-10-7 13:00:23

设计还是先从Verilog开始，Verilog用顺手了，再去试着用SV

puxiancheng · 发表于 2019-10-7 19:02:39

for design，两个差别不是很大。

qinyuc · 发表于 2019-10-8 11:08:45

好的，找个本夏宇闻的 verilog 数字系统设计教程，开始学习

Capy · 发表于 2019-10-14 10:38:32

设计大多数都是用verilog，并且verilog较SV简单易学，其实也可以用来验证，不过sv和uvm验证更普遍，用起来更简单，语法和用法更加的open

csgood · 发表于 2019-10-15 08:07:21

两个肯定都要会，先从verilog学呗，因为简单。

工作里，很多老的legacy设计都是verilog甚至是VHDL, 新做的设计尽量用systemverilog, 可以让代码更简洁。想看懂testbench那就更必须要了解systemveirlog了。

vin3ent · 发表于 2019-11-26 10:28:48

肯定先是verilog，把组合时序搞懂了再学sv。sv更像软件语言，做验证还行，做设计的话感觉目前工具支持的还不够友好。

janlesion · 发表于 2019-11-27 10:19:01

2个都要学,如果用sv做设计,好多工具不支持sv的一些语法,估计会被设计老大骂死,如果只会用v去做验证,估计会被验证老大骂死

mabin99 · 发表于 2020-5-14 10:26:11

肯定是verilog呀，估计很少有公司用SV做设计吧

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