ADC时钟jitter的影响

love1226 · 发表于 2019-8-21 11:31:32

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附图，ADC测试，用片内PLL师钟，SNR仅有20dB，而采用外灌时钟则有50dB，麻烦做ADC大神帮忙看一下是什么造成的，测试时钟jitter 仅有50ps@32MHz

victor0o0 · 发表于 2019-8-21 15:45:56

时钟的相噪看过吗

sea11038 · 发表于 2019-8-21 20:44:53

图看不清，基频功率是不是20多dB，正常么？给的条件太少了，没说ADC分辨率及输入范围、采样时钟频率、输入信号频率及幅值。另外，时钟jitter有50ps@32MHz，是不是太大了？假设输入信号频率10MHz的话，单时钟jitter一项就已经把SNR限制在50dB了

love1226 · 发表于 2019-8-22 09:45:34

sea11038 发表于 2019-8-21 20:44
图看不清，基频功率是不是20多dB，正常么？给的条件太少了，没说ADC分辨率及输入范围、采样时钟频率、输入 ...

ADC是9bit 2MHz采样率的，

love1226 · 发表于 2019-8-22 09:50:11

sea11038 发表于 2019-8-21 20:44
图看不清，基频功率是不是20多dB，正常么？给的条件太少了，没说ADC分辨率及输入范围、采样时钟频率、输入 ...

这是外部时钟及测试条件

love1226 · 发表于 2019-8-22 09:51:19

图传上来就不清晰了，100k输入

victor0o0 · 发表于 2019-8-22 12:58:45

love1226 发表于 2019-8-22 09:51
图传上来就不清晰了，100k输入

看你的图就是时钟质量很差，最好看下时钟的相噪

简单的方法就是直接看内部时钟的频谱

sea11038 · 发表于 2019-8-22 19:37:42

图确实看不清，你这是要考验大家的眼力么。。。100K的输入信号，50ps的时钟抖动似乎影响不大。量化范围多大，输入幅值多少？虽然图看不清，但大概能瞅到是20多还是40多dB的信号功率，还是作一下归一化处理再传上来吧

蓝山血海 · 发表于 2019-8-23 13:56:46

在一篇ADI还是LT的paper中看到，jitter和采样SNR之间有量化关系式
SNR=20log（2pi*fs*jitter）好像。

love1226 · 发表于 2019-8-23 15:54:42

sea11038 发表于 2019-8-22 19:37
图确实看不清，你这是要考验大家的眼力么。。。100K的输入信号，50ps的时钟抖动似乎影响不大。量化范围多大 ...

已经解决，不是时钟的问题，是测试方法的问题，逻分采数据会影响PLL的抖动

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