ADC时钟jitter的影响

wangjueing · 发表于 2019-12-30 16:16:14

love1226 发表于 2019-8-23 15:54
已经解决，不是时钟的问题，是测试方法的问题，逻分采数据会影响PLL的抖动
...

你好，能具体说明下逻分采集数据回如何影响PLL吗？理论上来说逻分采集的是ADC的输出数据，和PLL之间隔着ADC，为什么会影响？

我也在测试高速AD，用PLL驱动，测试结果也只有40多个dB

love1226 · 发表于 2019-12-31 09:36:41

wangjueing 发表于 2019-12-30 16:16
你好，能具体说明下逻分采集数据回如何影响PLL吗？理论上来说逻分采集的是ADC的输出数据，和PLL之间隔着A ...

我的那颗芯片是IO的电源和PLL电源用的同一个，该电源是内部LDO产生，逻分采数据的瞬间，可以看到电源波动特别大，大约有300mV，导致内部PLL输出时钟jitter特别大，从而影响ADC的性能

红红的西瓜 · 发表于 2022-11-16 21:50:29

请问一下，对于ADC的采样时钟来说，看重的是TIE还是period jitter还是CC jitter呢？

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