主从芯片时钟同步，基于PLL

G_yesorno · 发表于 2019-7-5 17:07:54

本帖最后由 G_yesorno 于 2019-7-9 17:39 编辑

应用环境：两个CLASS D芯片，主从工作模式，工作频率800kHz，slaver芯片通过syn引脚从master芯片的syn获取CLK，syn频率100kHz。
问题：两个芯片在同一个PCB上，距离很近，为什么同步的时候还需要PLL？为何不直接把master芯片CLK直接送slaver芯片？而且syn送出的频率比芯片内部工作频率低，slaver接收后还需要倍频到800kHz？

jamesccp · 发表于 2019-7-5 18:02:00

可能是需要时钟去抖

acging · 发表于 2019-7-5 19:53:11

同步可以降EMI，100Hz是主芯片分频出来的吗？

jiajie109 · 发表于 2019-7-8 15:52:16

100Hz?这待多大的面积！

ericking0 · 发表于 2019-7-8 19:46:18

100Hz？datasheet里面关于这个同步信号的描述是什么？

G_yesorno · 发表于 2019-7-9 17:36:04

acging 发表于 2019-7-5 19:53
同步可以降EMI，100Hz是主芯片分频出来的吗？

100kHz, 怎么降低EMI呢？感觉slaver芯片通过syn后收到100kHz时钟后，会使用内部PLL把频率又倍频到800kHz。

G_yesorno · 发表于 2019-7-9 17:36:38

jiajie109 发表于 2019-7-8 15:52
100Hz?这待多大的面积！

100kHz

G_yesorno · 发表于 2019-7-9 17:38:28

ericking0 发表于 2019-7-8 19:46
100Hz？datasheet里面关于这个同步信号的描述是什么？

100kHz，由master的800kHz分频出来的，datasheet里只说了有同步功能，并给了应用图。
感觉slaver芯片通过syn后收到100kHz时钟后，会使用内部PLL把频率又倍频到800kHz。

ericking0 · 发表于 2019-7-9 18:53:45

G_yesorno 发表于 2019-7-9 17:38
100kHz，由master的800kHz分频出来的，datasheet里只说了有同步功能，并给了应用图。
感觉slaver芯片通过 ...

如果是模拟ClassD的话，我觉得时钟有点频偏或者相偏应该完全没影响。
你这是数字借口的ClassD或者smartPA？

G_yesorno · 发表于 2019-7-11 09:05:14

ericking0 发表于 2019-7-9 18:53
如果是模拟ClassD的话，我觉得时钟有点频偏或者相偏应该完全没影响。
你这是数字借口的ClassD或者smartPA ...

我的是模拟class D

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