主从芯片时钟同步，基于PLL

ericking0

G_yesorno 发表于 2019-7-11 09:05
我的是模拟class D

想不通，看TI TPA311x上面说，sync是为了避免beat noise。
而且他们家的sync应该是同频传输的，降频然后在PLL升频感觉有点裤子放屁的感觉
感觉唯一可以沾点边的就是EMI，但是100K和800K也没撒意义啊

G_yesorno

ericking0 发表于 2019-7-11 20:33
想不通，看TI TPA311x上面说，sync是为了避免beat noise。
而且他们家的sync应该是同频传输的，降频然后 ...

  跟你想得一样。datasheet确实有说是为了降低EMI，但是怎么降低的呢？原理？

ericking0

G_yesorno 发表于 2019-7-12 11:55
跟你想得一样。datasheet确实有说是为了降低EMI，但是怎么降低的呢？原理？
...

我的半吊子理解，降EMI的手段，降频、展频、减小电流、缩短高频大电流路径走线长度。
但是说实话，如果只是一根几百K的时钟线的话，电流小的可以忽略，我觉得完全没必要特意的降频。
啥片子，datasheet发出来瞅瞅？

ASIC_design

800KHz 在芯片之间走线会比较难，线上的寄生电容电感对其影响比较大，而且从EMI的角度，会要求降低频率，因为使用中会对其它器件造成干扰。