求助DC如何进行速度优先的优化

yishuad · 发表于 2019-5-29 22:32:47

自己写的verilog里调用了很多加法器，想让设计跑快一点，请问如何设置优化时优先速度而不是面积？找了userguide设置了set_cost_prioprity_delay -delay感觉效果不大，还使用了set_flatten true也没什么变化。

liu121zhe · 发表于 2019-5-29 22:32:48

1 可以设置group_path，增加这个group的 weight 和priority
2 第一次compile完成之后，可以再来一次incremental compile，把所有的timing violation的path 单独设置group，然后在compile_ultra -incr 可以在solvnet上面搜索 create_auto_path_groups -mode mapped

asic_service · 发表于 2019-5-30 09:30:10

compile_ultra -timing_high_effort

做好的做法还是优化RTL设计，采用流水线架构，把+/-/*等逻辑运算用寄存器切开。
参考培训课程：http://bbs.eetop.cn/thread-854132-1-2.html?_dsign=51ebd853

yishuad · 发表于 2019-5-30 11:10:58

asic_service 发表于 2019-5-30 09:30
compile_ultra -timing_high_effort

做好的做法还是优化RTL设计，采用流水线架构，把+/-/*等逻辑运算用寄 ...

你好，这样优化好似乎是有效果了，它的优化策略是不是把层次都打散了？现在Logical Hierarchy已经看不到任何层次了。report_hierarchy看到的都是基本的cell。

asic_service · 发表于 2019-5-30 13:02:23

tool可以解决一些问题。
但是更大的问题，得靠RTL架构去解决。

yishuad · 发表于 2019-5-30 23:03:07

asic_service 发表于 2019-5-30 09:30
compile_ultra -timing_high_effort

做好的做法还是优化RTL设计，采用流水线架构，把+/-/*等逻辑运算用寄 ...

感谢回复！

dikonpep · 发表于 2019-5-31 11:36:29

学习一下

S_tingting · 发表于 2019-10-22 14:30:27

学习一下优化

夏尔 · 发表于 2019-10-28 09:24:04

学习一下

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