DC综合后rpt报有不可行路径，怎么看rpt报告和解决这个问题

lwhlwh612

报告如下：
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Report : timing
        -path full
        -delay max
        -max_paths 1
Design : FracDiv_TOP
Version: K-2015.06
Date   : Tue May 21 10:46:37 2019
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Operating Conditions: BCCOM   Library: tcb018g3d3bc
Wire Load Model Mode: segmented

  Startpoint: Int_in[3] (input port clocked by CLK)
  Endpoint: Ffb (output port clocked by CLK)
  Path Group: CLK
  Path Type: max

  Des/Clust/Port     Wire Load Model       Library
  ------------------------------------------------
  FracDiv_TOP        ZeroWireload          tcb018g3d3bc

Attributes:
    d - dont_touch
    u - dont_use
   mo - map_only
   so - size_only
    i - ideal_net or ideal_network
  inf - infeasible path

  Point                                    Incr       Path      Attributes
  --------------------------------------------------------------------------------
  clock CLK (rise edge)             0.00       0.00
  clock network delay (ideal)     1.00       1.00
  input external delay               3.00       4.00 r
  Int_in[3] (in)                        0.00       4.00 r    inf
  U349/ZN (IND2D0)                0.04       4.04 f
  U470/ZN (OAI21D0)              0.06       4.10 r
  Ffb (out)                              0.00       4.10 r    inf
  data arrival time                                 4.10

  clock CLK (rise edge)             5.00       5.00
  clock network delay (ideal)     1.00       6.00
  clock uncertainty                  -0.20       5.80
  output external delay            -3.00       2.80
  data required time                              2.80
  --------------------------------------------------------------------------------
  data required time                              2.80
  data arrival time                                -4.10
  --------------------------------------------------------------------------------
  slack (VIOLATED)                              -1.30

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怎么通过这个rpt看出不可行路径哪里的问题？？

mengchong19

你这条path是in2out的路径，周期是5ns，输入的input delay 3ns，输出的output delay 3ns，加起来都超过1ns了，再加上uncertainty 0.2，两个cell 0.1，所以slack是1.3ns。input delay和output delay 设得不合理

lwhlwh612

   

mengchong19 发表于 2019-5-30 09:16
你这条path是in2out的路径，周期是5ns，输入的input delay 3ns，输出的output delay 3ns，加起来都超过1ns ...

好的非常感谢，初学DC，很多都不太懂。

3456721

谢谢讲解