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楼主: asic_service

[活动] H.265(HEVC)编码器IP开发组队,资深数字IP设计工程师带你飞

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发表于 2019-5-16 00:23:31 | 显示全部楼层
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 楼主| 发表于 2019-5-21 12:57:44 | 显示全部楼层
顶一个。
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 楼主| 发表于 2019-5-28 19:31:08 | 显示全部楼层
再顶
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发表于 2019-5-28 20:20:37 | 显示全部楼层
我自己做的部分可以开源么?
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发表于 2019-5-28 20:28:22 | 显示全部楼层
22ns or so
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 楼主| 发表于 2019-5-29 08:14:00 | 显示全部楼层


   
liuiang 发表于 2019-5-28 20:20
我自己做的部分可以开源么?


自己做的部分,当然按自己意愿处理。
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 楼主| 发表于 2019-5-29 08:17:08 | 显示全部楼层


你觉得用(a+b)/(c+d)并行,在累加,估计延时在22ns。
对了一小半。

底层电路还有优化结构的,叫CSA(carry save adder),所以最终结果在13~15ns。
具体见这个课程的第三课。
http://bbs.eetop.cn/thread-854132-1-1.html?_dsign=51ebd853

点评

ok  发表于 2019-5-29 22:59
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发表于 2019-6-6 16:11:33 | 显示全部楼层
若若问一下  你们视频编解码IP, CABAC编码时 一个cycle处理多少 bin
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 楼主| 发表于 2019-6-7 14:27:50 | 显示全部楼层
通常可以处理1~2个BIN。
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发表于 2019-6-9 21:28:15 | 显示全部楼层
谢谢!
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