verilog看门狗计时器寄存器变量保存问题？

whhit

条件：quartus ii 12.0. CPLD/5M570系列，clk时钟40MHz。 count_r为18位宽。踢狗周期2.5ms左右。

信号说明：i_dogOff 为看门狗禁用。i_wdog !=1 为踢狗信号。 BACT_r为看门狗输出，故障时持续低电平。

问题现象：
注释//count_r<=WDG; 看门狗不能正常够做。
不注释count_r<=WDG;，看门狗正常工作。

按照我的理解，当计数器if(count_r>=WDG) 为真，count_r不会进入else 自加了。所以这条语句应该可以省略啊。

而且，如果看门狗及时踢狗的话，也进入不了if(count_r>=WDG) 语句。

但是实测确实不能注释该语句，一直理解不了。


示波器信号说明：黄色 为踢狗， 浅蓝色和紫色为count_r [13:12], 深蓝色为BACT_r.

示波器突然会出现count_r异常。

IC.Michael

时序OK吗？

whhit

IC.Michael 发表于 2019-5-10 09:27
时序OK吗？

现在还不会时序分析，刚入手学verilog！

IC.Michael

whhit 发表于 2019-5-10 09:28
现在还不会时序分析，刚入手学verilog！

具体不是太理解，光从字面上看，那条语句确实可以注释。建议你可以从时序上看看，报下时序看看有无违例，另外关注一下有无异步处理，if(***)中信号是否因为异步而产生毛刺等因素。

whhit

IC.Michael 发表于 2019-5-10 11:47
具体不是太理解，光从字面上看，那条语句确实可以注释。建议你可以从时序上看看，报下时序看看有无违例， ...

恩，多谢建议！

zfgu

学习下

sme-ic

楼主，初学没关系，但你方法不对啊，不应该是通过FPGA来测试代码是否正确，应该先rtl仿真过，功能问题必须通过rtl仿真解决，也是最快速简便的方式。

whhit

sme-ic 发表于 2019-5-10 17:25
楼主，初学没关系，但你方法不对啊，不应该是通过FPGA来测试代码是否正确，应该先rtl仿真过，功能问题必须 ...

你说的RTL仿真应该是modelsim之类的方法吧，已经仿过了，由于modelsim一般就仿真几个周期（有限时间），没有问题，工作正常。

从示波器波形，确实异常前，踢狗是正常的，只是会突然出现踢狗不正常的现象！

gaurson

不说功能，只从结构上来说，CPLD器件，工作时钟40M，代码MUX结构有点深，如4楼所说，看看时序有没有违例吧。

sme-ic

whhit 发表于 2019-5-11 13:27
你说的RTL仿真应该是modelsim之类的方法吧，已经仿过了，由于modelsim一般就仿真几个周期（有限时间）， ...

怎么可能只仿真几个周期？ 是你没掌握吧？要多久都可以。