DC逻辑综合时候怎么保留hierarchy，不让工具给flatten了

east1203

比如说一个模块下有几个子模块,如下wd_top模块下有两个子模块wd_apb,watchdog
wd_top.v
       wd_apb.v
       watchdog.v

在用DC逻辑综合的时候生成的网表的hierarchy只有顶层，没有子模块的，
我想看看每个模块生成什么样网表，又不想单个去综合
查了一下说工具给ungroup或者flatten了，
用了下面几个命令也不好用，有那个大哥知道怎么搞吗？

#remove_attribute [current_design ] flatten
#remove_attribute [current_design ] ungroup
#set_ungroup [current_design] false

set_flatten false -design [get_designs $DESIGN ]

east1203

大哥谁会给看一下:)

IC.Michael

查查手册 在代码里加类似“*keep*”之类的约束

asic_service

这个在DC里默认是keep hierarchy的。
你可以看看你的compile/compile_ultra指令时，有没有带"ungroup"/“-no_autoungroup”等选项。
建议先man compile / man compile_ultra

回答完，推荐一个不错的数字IC前端/FPGA设计深度入门课。
http://bbs.eetop.cn/thread-854132-1-1.html

杰克淡定

set_flatten false
set_structure true
compile_ultra -no_autoungroup

east1203

IC.Michael 发表于 2019-5-7 09:12
查查手册 在代码里加类似“*keep*”之类的约束

谢谢

east1203

杰克淡定 发表于 2019-5-7 16:05
set_flatten false
set_structure true
compile_ultra -no_autoungroup

谢谢

入迷

可与贴出来你dc约束那一块的code。这样才能看到为什么被自动ungroup或者flatten了，正常是不应该的，工具只会你写什么就综合什么。还有就是例化关系是否出错了。再一个看看你代码中define的一些参数是否在综合时没有起到应有的作用，我记得这个也会让综合工具自动把模块给丢弃。

saicom

ungroup -all -flatten
或者
compile_ultra不带no_autoungroup这个选项

puxiancheng

mark 一下 dc hierarchy相关