【不忘出芯】一起学Verilog

ic7x24 · 发表于 2019-5-5 08:54:19

【007：串并变换】

1. 复习verilog语法

- 文件操作fopen fdisplay fwrite fclose
- 生成随机数 random
- 初始化 readmemh readmemb
- finish stop

2. 用verilog实现串并变换。
  input [3:0] data_in;
  output [3:0] data_out;
  input [1:0] mode;
  input load;

  input clk;
  input rst_n;

mode 0 ：串行输入data_in[0]，并行输出data_out[3:0]
mode 1 ：并行输入data_in[3:0]，串行输出data_out[0]
mode 2 ：并行输入data_in[3:0]，并行输出data_out[3:0]，延迟1个时钟周期
mode 3 ：并行输入data_in[3:0]，并行反序输出data_out[3:0]，延迟1个时钟周期并且交换bit顺序
data_out[3]=data_in[0];
data_out[2]=data_in[1]
data_out[1]=data_in[2]
data_out[0]=data_in[3]

附加要求：将输入输出的位宽做成参数化

3. 记录一下第2题中用到的工具，包括工具版本，操作步骤或命令选项，遇到的错误，提示信息等。

ic7x24 · 发表于 2019-5-7 21:44:42

[008：计数器]

1. 用verilog实现一个4bit二进制计数器。
a) 异步复位
b) 同步复位
input clk, rst_n;
output [3:0] o_cnt;

2. 用verilog实现4bit约翰逊(Johnson)计数器。

3. 用verilog实现4bit环形计数器：复位有效时输出0001，复位释放后依次输出0010，0100，1000，0001，0010...

4. 比较一下以上三种计数器的特点。

5. 记录1,2,3题目使用的工具，操作步骤，以及出现的错误和提示信息。