最近小作：Verilog版的dpll

sarumwl · 发表于 2007-10-30 09:46:58

很好，顶!!!

sarumwl · 发表于 2007-10-30 10:15:37

切中要害！不过好人应该得到嘉奖，赞！！！

原帖由 guanfree 于 2003-9-1 16:29 发表
从理论上来说，这个锁相环的占空比为7/16~9/16。
这种锁相环的优点是锁定速度快，缺点是只能锁相，不能锁频。

name108662 · 发表于 2008-2-29 17:40:14

Support!

xujm2008 · 发表于 2008-3-24 21:45:48

好人啊
顶

navylin · 发表于 2008-3-28 22:08:09

也谢谢版主，如果有相关资料以及testbench,希望能够不吝赐教，可以发进我的个人信箱或者放在网上提供下载，非常感谢。
Email : navy.berry@gmail.com

navylin · 发表于 2008-3-28 22:13:31

非常感谢诸位的努力，我是做模拟电路的，但是现在需要使用FPGA，而其最近希望能够学学DPLL,不知哪位可以提供一些这方面的基本资料，我最近开始学了基本的verilog,仅仅皮毛而已，希望大家不吝赐教。我希望哪位能够传一些testench提供验证。非常感谢guanfree,粗粗一看，没有发现phadis的源代码，不知是否可以提供，如果合适，也希望您能提供相关的testbench以供借鉴，非常感谢。我的邮件地址 navy.berry@gmail.com

cqm239 · 发表于 2008-3-29 17:02:30

定啊。好人啊。！支持

lilaida160 · 发表于 2008-4-23 08:24:58

好东西。

michael_xue · 发表于 2008-4-23 09:30:00

Thanks a lot!

wb312_0 · 发表于 2008-8-7 10:01:54

好人啊，吾临电脑涕零，不知所言。

最近小作：Verilog版的dpll

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