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楼主 |
发表于 2003-9-1 16:43:25
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最近小作:Verilog版的dpll
对了,还有顶层模块:
module dplltop(rst,clk,datain,Kmode,dataout);
input rst,clk,datain;
input [2:0] Kmode;
output dataout;
wire div4out,ud;
assign ud=datain^div4out;
wire incsin,decsin;
KCounter KCounter1(.rst(rst),.clk(clk),.ud(ud),.Kmode(Kmode),.INC_plus(incsin),.DEC_plus(decsin));
wire idout;
IDCnt IDCnt1(.clk(clk),.rst(rst),.INC(incsin),.DEC(decsin),.serout(idout));
div4 div41(.rst(rst),.clk(idout),.out(div4out));
assign dataout=div4out;
endmodule
整套软件我用的是FPGA Advantage5.4(正版的)综合仿真(前仿)都没有问题。
我希望有兴趣的朋友能做进一步的改进或完善,也希望大家把结果公布出来,共同提高。 |
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