verilog问题

神话胡阿尤 · 发表于 2019-2-26 15:37:48

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x

cen-latch=（cen-flag！==last-cen-flag）？1'bx:cen-latch;这条语句中cen-latch在判断为真时为什么会等于x，x不是未知嘛，表示不理解。烦请高手解答一下，谢谢。

asic_service · 发表于 2019-2-26 17:08:41

这个不可综合。
1）：组合loop（信号cen-latch）；
2）：1'bx是un-know的意思，基本只能写在芯片IO上。

推介个数字设计网课，12年工程师主讲。https://ke.qq.com/course/379407?tuin=64ce5e2a

神话胡阿尤 · 发表于 2019-2-28 22:38:25

回复 2# asic_service

谢谢

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