在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 3372|回复: 5

从一个实例探讨数字ASIC芯片制造过程

[复制链接]
发表于 2007-11-17 15:35:38 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
学习微电子到现在,一直都是在看书,对实际设计制作中的很多过程和细节都不是很了解。相信很多人和我有一样的感受,希望大家能在此贴多交流。
就以一个简单的全加器为例子,探讨从开始设计到送至foundry的具体过程。
 楼主| 发表于 2007-11-17 15:48:03 | 显示全部楼层
问题补充一下,讨论的时候最好写上并说明每一步所用的软件,和一些文件格式。和使用软件所必需的一些条件。


要求:实现4位全加器功能。

我先说吧,先可以把系统按照功能分成多个小的模块(此处就不分了),接着对每个模块编写HDL代码,
这个可以用记事本,写字板,linux,solaris里面也可以直接用文本编辑器什么的来编写就可以了,编写后文件保存格式一般是“.v”(Verilog);或者“.vhd”(VHDL)。
(当然,在功能很简单的时候,或者有特殊要求的时候,可以直接画出原理图,我们此处假设是用HDL语言进行代码编写生成网表的)。



代码写完后要对编写的代码进行编译,看有没有语法错误什么的。(有时后是直接和前仿真)
编译和仿真有什么地方需要注意?
 楼主| 发表于 2007-11-18 19:36:41 | 显示全部楼层
没有人来讨论吗?
发表于 2007-11-19 23:34:40 | 显示全部楼层
我也想知道啊 还请高手们指教啊
发表于 2012-2-7 12:05:27 | 显示全部楼层
tao lun tao lun
发表于 2012-3-5 13:58:06 | 显示全部楼层
先分析你的设计需要的软件,学习软件,看库资料,开始设计
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /1 下一条

X

小黑屋| 手机版| 关于我们| 联系我们| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2025-6-9 21:01 , Processed in 0.018867 second(s), 8 queries , Gzip On, MemCached On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表