利用uvm验证如何检查模块内部寄存器的值是否正确

hanjian518

桅杆 发表于 2019-4-1 11:19
感觉与参考模型比对是正解，不过参考模型的正确性需要人为进行确认。

那样做感觉参考模型需要考虑的东西太多了，后来觉得参考模型做那么复杂没必要，而且设计的文档也不够，有些内容就参考模型就没设计，直接测试用例中检查了。

hanjian518

gutiwuli 发表于 2019-3-31 18:48
怎么比较都行。
连一根线放到interface上。然后放到monitor监控就行。
如果你非要用uvm的reg模块。需要对uv ...

我用了reg模块，这里是怎么检查寄存器的值是否正确呢？我最后的做法是写的定向测试用例，专门检查某些重要状态跳转是否正确，不是自动比对的，不知道这样对不对。。。

桅杆

hanjian518 发表于 2019-4-10 10:02
那样做感觉参考模型需要考虑的东西太多了，后来觉得参考模型做那么复杂没必要，而且设计的文档也不够，有 ...

嗯嗯，了解你的意思。确实实际问题得实际分析嘛。我是觉得使用UVM就是要从复用性上提高，有一个考虑完善的参考模型，一开始麻烦，将来迭代的时候可能就方便了。
当然基于你的说法我觉得可以仔细划分下功能，一些加入参考模型，一些使用assertion验证，或者dump 数据使用脚本比对。

forever_leng

hanjian518 发表于 2019-4-10 10:00
这个是怎么用啊，能简单讲一下么，就最普通的应用场合~

看一下这个文档，简单的用法容易上手。

darkdolls

需要用到后门访问了

hanjian518

forever_leng 发表于 2019-4-11 09:26
看一下这个文档，简单的用法容易上手。

哇，非常感谢！！！