在线咨询
eetop公众号 创芯大讲堂 创芯人才网
切换到宽版

EETOP 创芯网论坛 (原名:电子顶级开发网)

手机号码,快捷登录

手机号码,快捷登录

找回密码

  登录   注册  

快捷导航
搜帖子
查看: 7613|回复: 28

[资料] Digital Logic Design Using Verilog Coding and RTL Synthesis.bak

[复制链接]
发表于 2018-12-22 16:41:54 | 显示全部楼层 |阅读模式

马上注册,结交更多好友,享用更多功能,让你轻松玩转社区。

您需要 登录 才可以下载或查看,没有账号?注册

x
不错的书籍,verilog 书籍,Springer
Digital Logic Design Using Verilog Coding and RTL Synthesis.bak .pdf
2018-12-22_164646.png

Digital Logic Design Using Verilog Coding and RTL Synthesis.bak.part01.rar

10 MB, 下载次数: 288 , 下载积分: 资产 -4 信元, 下载支出 4 信元

Digital Logic Design Using Verilog Coding and RTL Synthesis.bak.part02.rar

10 MB, 下载次数: 293 , 下载积分: 资产 -4 信元, 下载支出 4 信元

Digital Logic Design Using Verilog Coding and RTL Synthesis.bak.part03.rar

10 MB, 下载次数: 289 , 下载积分: 资产 -4 信元, 下载支出 4 信元

Digital Logic Design Using Verilog Coding and RTL Synthesis.bak.part04.rar

3.16 MB, 下载次数: 188 , 下载积分: 资产 -2 信元, 下载支出 2 信元

发表于 2018-12-22 21:47:14 | 显示全部楼层
多谢分享
发表于 2018-12-23 09:45:24 | 显示全部楼层
Thanks
发表于 2018-12-23 19:37:38 | 显示全部楼层
thanks
发表于 2018-12-23 21:25:25 | 显示全部楼层
多谢分享
发表于 2018-12-23 21:27:15 | 显示全部楼层
thaks a lot
发表于 2018-12-23 22:42:43 | 显示全部楼层
多谢分享
发表于 2018-12-23 23:22:08 | 显示全部楼层
回复 1# shishu8385


  非常感谢分享,呵呵。
发表于 2018-12-24 00:16:26 | 显示全部楼层
Thanks
发表于 2018-12-24 00:17:11 | 显示全部楼层
多谢分享
您需要登录后才可以回帖 登录 | 注册

本版积分规则

关闭

站长推荐 上一条 /2 下一条


小黑屋| 手机版| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-11-22 05:47 , Processed in 0.025298 second(s), 8 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
快速回复 返回顶部 返回列表