使用 Makefile+VCS+Verdi 做个简单的 Test Bench

mahdiiy · 发表于 2019-9-27 22:29:23

看看有没有干货

buscot · 发表于 2019-9-28 06:33:23

这个东西需要仔细看看

asdtick · 发表于 2019-9-28 08:23:11

学习。。。
看看

ukuyu · 发表于 2019-9-28 11:40:12

学习
总结分享使人进步

dummy_tony · 发表于 2019-9-28 14:00:41

发现论坛里面对新手的入门教程比较少，我自己也是摸索着学习的。结合自己的经验，写了这个教程，希望对正在学习 verilog 设计的人有帮助。大家一起学习，一起进步。

chip_z · 发表于 2019-9-28 15:13:00

kankan

xiaobaodj · 发表于 2019-9-28 15:37:20

thanks for sharing

crius · 发表于 2019-9-28 20:44:25

感谢分享

ibubapa · 发表于 2019-9-29 07:22:48

thanks for sharing

time_hunter · 发表于 2019-9-29 21:35:20

谢谢楼主我的vcs与verdi一直弄不明白有没有人能指导一下

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[原创] 使用 Makefile+VCS+Verdi 做个简单的 Test Bench