用vivado hls生成的RTL 代码，是否可以用synopsys DC工具 综合进行ASIC设计？

xiazaixue

请教各路大侠，
用vivado hls生成的RTL 代码，是否可以用synopsys DC工具 综合进行ASIC设计？

snq31418

应该不可以。
HLS综合过程中是否使用xilinx的ip

xiazaixue

回复 2# snq31418


   先假设没有IP

yvhksovo

没有IP就可以；

snq31418

回复 4# yvhksovo


   没有IP，纯粹的RTL。我认为可以综合。

xiazaixue

@snq31418 @yvhksovo
多谢！

freemanhans

snq31418 发表于 2018-11-14 15:04
应该不可以。
HLS综合过程中是否使用xilinx的ip

请问如果使用了vivado的原语（比如ISERDESE2），能否使用synopsys DC工具综合？因为我发现这个原语也是包含一个加密模块的；

另外，下面一段话摘取自这个链接Vivado使用技巧（23）——综合运行与OOC | 电子创新网赛灵思社区 (eetrend.com)

Vivado IP和第三方综合工具
大多数Xilinx发布的IP核采用IEEE P1735进行加密，只有Vivado综合工具才支持对IP核的综合，第三方综合工具不能综合Vivado中的IP核。如果想把Vivado中的IP核在第三方综合工具中实例化，可以参考如下步骤：
1. 在Managed IP工程中（Vivado首页->Tasks->Manage IP）创建并配置好IP核。
2. 生成IP核的输出文件，包括综合设计检查点（DCP文件）。Vivado会创建一个stub文件（*_stub.v/*_stub.vhd），该文件会包含一些指令阻止从该文件中推断出I/O缓存器。根据使用的第三方综合器可能需要修改此文件。
3. 使用Vivado综合带有stub文件的Xilinx IP核。
4. 使用第三方综合工具产生的网表和Xilinx IP核的DCP文件一起运行实现步骤。


该段是否证明虽然vivado的ip核不可dc综合，但是可以挂在综合后的网表上使用？
然而，就算上述步骤可以实现，由于vivado的ip无法DC综合，也就无法在后端添加时序，所以还是不能完成芯片的整个过程。
以上仅为个人查找资料后的理解，如有不同的意见，欢迎探讨。