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[求助] 急急急~~~tapless工艺下想跑std cell的PEX求助

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发表于 2018-10-15 10:26:12 | 显示全部楼层 |阅读模式

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目前我们在做std cell的pex 但是发现单独的std cell LVS过不去,这样提取出来的pex会不会因为没有衬底连接而导致不准确?如果加上tapcellLVS可能会过去(我还没试过),但是由于加了tapcell会不会也导致pex提取的不准?
只想单独提取一个std cell的pex,不能动这个cell,如何能让calibre认为mos管的体和VDD或VSS连接上了?

备注:layout中MOS管的体floating,没有出port,也没有标识层进行标识。
 楼主| 发表于 2018-10-15 10:29:37 | 显示全部楼层
不要沉啊!
 楼主| 发表于 2018-10-15 10:30:57 | 显示全部楼层
自己顶,在线等,啦啦啦~~~
 楼主| 发表于 2018-10-15 15:46:35 | 显示全部楼层
加上tapcell之后提取std cell的pex会不会不准啊?
发表于 2018-10-15 17:46:09 | 显示全部楼层
脱离了事物本质的研究是毫无使用价值的。
发表于 2018-10-15 20:42:08 | 显示全部楼层
回复 1# s421490542

  你恰恰担心反了!
  尤其是对先进节点的工艺,如果你不把周边环境加上,反而抽取是非常不准确的,因为周边环境对器件的影响非常大,如果不加WPE/OSE/PSE这些效应的抽取就基本是错误的。对0.13以上的工艺,加不加影响不大,但加了总不会比不加差。


下面附图是TSMC的标准文档里面截图,你可以参考下。

    aaa.PNG
 楼主| 发表于 2018-10-16 09:16:19 | 显示全部楼层
回复 6# andyfan


谢谢你!这就是我需要的,您方便告诉我这是哪个标准文档中截出来的吗?我也是TS的
 楼主| 发表于 2018-10-16 09:18:00 | 显示全部楼层
回复 5# damonzhao


   谢谢版主大大能来我这里看,也许我表述的不够清楚,但是做这个事情真正的意图不能在这里说哦
 楼主| 发表于 2018-11-16 10:43:25 | 显示全部楼层
回复 6# andyfan


   您好 我想请教一下,按照您的方法,我加的周边器件,现在其他效应的影响没有了,只剩下wpe,试了好多组合都没有解决掉。提取出来的规律是随着filler的逐渐增大,wpe逐渐接近lib库的数据,但是一直没有完全吻合。
  然后我又看了一下您给我的图,结构我是这么加的,但是那个top filler和bottom filler是什么filler啊?我加的都是一样的filler cell,这样是不是错了啊?
发表于 2018-11-16 23:58:53 | 显示全部楼层
回复 9# s421490542


   filler cell应该是一致的,只是OD的dummy需要自己调,来反应不同CORNER条件下,OSE的影响。

   你关心的WPE不准的问题,如果也是T的工艺,建议看下LVS/RCX的文件,里面对STD_LIB都有相关设置的,这个最好也要设置对。但很多时候这些都是针对T自己的库,如果是SYNOPSYS或者ARM的库,我就不确定了。

PS:还有就是实际PR中,CELL的放置都是头对头,脚对脚,也就是上面、下面的FILLER都要反转下和提取的CELL相接,也就是NW接NW,PW接PW,我只是想到就说下,因为这个属于比较低级的错误了,但不注意,或者不熟悉实际PR怎么做的人会犯这个错误的。
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