谁有存储器的vhdl源程序

7867

有没有人有存储器的源程序，我自己编了一个，可是刚刚检查语法时就死机了，不知时何原因？

atuhappy

软件或操作系统有问题

7867

你说的我没有理解，能否再解释一下，是不是我的程序没有问题？

atuhappy

程序即使有问题也不应该死机

7867

可是我从来没有发现我的软件有什么问题？我还是认为我的程序有问题，你能不能帮我看一看？我怎样把程序传上来？

atuhappy

可以

bravelu

请把程序贴出来看看。
应该提醒的是不要试图用类似二维数组的语句来自己构建存储器，虽然说综合器有时候不拒绝做这种工作，但是耗费大量资源（包括FPGA的内部资源和综合时的计算机资源），结果也不会理想。

7867

entity rom_1 is
    Port ( wr , rd , cs : in std_logic;
           data_in : in std_logic_vector ( 7 downto 0 );
           adr : in std_logic_vector(7 downto 0 );
           dout : out std_logic_vector(7 downto 0) );
end rom_1;
architecture Behavioral of rom_1 is
subtype word is std_logic_vector(7 downto 0);
type memory is array ( 0 to 255 ) of word ;
signal adr_in : integer range 0 to 255;
signal  rom :memory;
begin
adr_in <= conv_integer ( adr );
  process ( rd ,cs )
    begin
   if cs = '1' then
  if rd = '0' then
  dout <= rom ( adr_in ) ;
  end if ;
end if ;
end process;
process ( wr , cs )
  begin
if( cs = '1' ) then
if ( wr = '0' ) then
rom ( adr_in ) <= data_in ;
end if;
  end if ;
end process;
   
end Behavioral;

atuhappy

你用什么工具仿真

atuhappy

如果用vsystem就不会有问题