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[求助] HDLCompiler:718:Port connections cannot be mixed ordered and named

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发表于 2016-6-12 17:27:23 | 显示全部楼层 |阅读模式

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大家好,我正在利用Xilinx的spartan6 FPGA做以太网通信,在Open cores上下载了一个MAC core源程序(verilog程序),单独综合这个文件没有问题,但是我把这个文件例化到我的工程中的时候,工程顶层文件是用verilog编写的,综合时就提示HDLCompiler:718:Port connections cannot be mixed ordered and named,具体错误的地方为altsyncram U_altsyncram (
.data_a         (data_a),
.data_b         (data_b),
.wren_a         (wren_a),
.wren_b         (wren_b),
.address_a      (address_a),
.address_b      (address_b),
.clock0         (clock_a),
.clock1         (clock_b),
.q_a            (q_a),
.q_b            (q_b),
// synopsys translate_off
.aclr0 (),
.aclr1 (),
.addressstall_a (),
.addressstall_b (),
.byteena_a (),
.byteena_b (),
.clocken0 (),
.clocken1 (),
.rden_b ()
// synopsys translate_on
);

也就是例化altsyncram 的时候出错了,我从网上找了说这是
both ordered and named port connections are used,
但是我仅仅用了named port,标点符号也没有少,为什么就是提示错误呢。
发表于 2016-6-12 20:15:33 | 显示全部楼层
你把 translate_off 和 translate_on去掉试试  因为 按照你写的  .q_b            (q_b),  这行后面多一个,逗号
 楼主| 发表于 2016-6-13 12:32:05 | 显示全部楼层
回复 2# zhouchaozinc
// synopsys translate_off只是解释语句,不会被综合的,.q_b    (q_b), 不是例化的最后一个语句,所以后面的逗号还是要有的
发表于 2016-6-13 16:14:27 | 显示全部楼层
回复 3# yyz1988
translate off 难道不是控制综合的开关吗?我们这里都是这样用的啊。。。  off 和on之间的部分不参与综合  并不只是单纯的注释啊
 楼主| 发表于 2016-6-13 17:23:37 | 显示全部楼层
回复 4# zhouchaozinc
非常感谢,我又查了一下是你说的这样的,
发表于 2016-6-14 09:29:02 | 显示全部楼层
回复 4# zhouchaozinc


    这是为了省面积吗,是不是没有连接的线都可以用on,off控制不让dc综合。
发表于 2016-6-14 09:38:03 | 显示全部楼层
回复 6# haimo

可以再在可综合的module后面加入一些断言 还有控制仿真的语句,  on和off之间的内容可以编译仿真,只是不参与综合而已。
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